Дисертація присвячена питанням проектування модуля функціонального контролю електронних компонентів на етапі автоматизованого проектування з використанням мов опису апаратних засобів, таких як VHDL, Verilog, SystemC. З метою дотримання специфікованих протоколів обміну даними із зовнішнім середовищем запропонована модель дворівневого методу формування тестових послідовностей. Для дворівневого метода розроблена концептуальна модель, модель генератора аргументів циклів шин, метод синхронізації стохастичних джерел тестових впливів. Запропоновано критерії повноти тестування, що дозволяють врахувати щільність розподілу характеристики виявленості несправності та ефективності кожного з паралельних стохастичних джерел.
Запропонований метод реалізовано у вигляді апаратно-програмного комплексу в складі: система вводу та перегляду часових діаграм Signal Workshop, система керування автоматизованою генерацією тестових впливів DigitTest, системні драйвери MicroPort, генератор слів та логічний аналізатор, що спроектовані за допомогою програмованих логічних схем серії Altera MAX7000S.