Представлена ячейка динамической оперативной памяти DRAM (Dynamic Random Access Memory) на трех транзисторах (3Т), с уменьшенными шумом, статической мощностью и напряжением удержания данных DRV (data retention voltage). Указанные параметры в предложенной ячейке улучшены путем подсоединения истока запоминающего элемента к RWL шине (Read Word Line) вместо напряжения питания. Как известно, потребляемая мощность играет важную роль при проектировании сверхбольших интегральных схем (СБИС) и входит в число основных проблем отрасли производства полупроводниковых кристаллов. С целью поддержания эффективности выполнения операции записи получено пониженное значение DRV и увеличено время хранения ячейки eDRAM при помощи разработанной схемы, названной "форсированной усиливающей 3Т ячейкой eDRAM-памяти". Предложенный тип ячейки eDRAM использует RWL шину посредством трех p-канальных MOS транзисторов (PMOS), вместо n-канальных MOS транзисторов (NMOS). PMOS транзисторы являются предпочтительными, поскольку обладают намного меньшим током утечки затвора, что обеспечивает лучшие результаты для удержания данных и увеличивает время хранения ячейки. Результаты проведенного моделирования получены с помощью программного пакета Cadence Virtuoso Tool при использовании 45 нм технологии для предложенной модели. На основании моделирования сделан вывод, что по сравнению с обычной усиливающей ячейкой eDRAM-памяти параметры предложенной ячейки существенно улучшены: статическая мощность составляет 0,767 пВт, напряжение DRV равно 142,009 мВ, шум составляет 8,421 нВ/Гц1/2.